BLR(Base Line Restorer)
原理と説明
TFAから出力された信号は直流のオフセットが乗っているので、DC成分をカットして、無信号時にゼロになるようにしなければなりません。
単純なCRによるハイパスフィルタでは、パルスの回数が多いとベースラインが変動してしまってパルスハイトが低くカウントされてしまいます。
次のような回路をFPGA内にディジタルフィルタとして実装しています。
入力電圧が負（または正）になった場合は時定数を大きくして素通りさせ、正（または負）の場合は時定数を小さくすることでその値を保持します。
設定は以下のパネルで行います。
